냉정하게 말하자면 젠5는 사실 기대이하의 물건이긴함

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ㅇㅇ

2024.08.08 01:18:33

조회 123 추천 1 댓글 2

코어 레벨 (Zen 4 마이크로아키텍처 대비)

프론트 엔드

분기 예측 개선

- L1 TLB의 크기가 1.5K → 16K로 크게 증가

- TAGE의 크기가 증가

- 리턴 스택의 크기가 32 → 52 엔트리로 증가 (+62.5%)

명령어 캐시 레이턴시 및 대역폭 개선

- 명령어 인출 대역폭이 사이클당 32B → 64B 로 증가

인텔 E코어와 유사한 이중 디코드 파이프라인 도입

- 디코더의 처리량이 사이클당 4 → 8 (2x4) 으로 확장 (SMT 모드시 스레드당 4)

- Op 캐시의 처리량이 사이클당 9 → 12 (2x6) 로 확장 (SMT 모드시 스레드당 6)

백 엔드

정수 연산의 디스패치 폭이 6 → 8 으로 확장

ROB(재정렬 버퍼)의 크기가 320 → 448 엔트리로 확장 (+40%)

정수 레지스터 파일 용량이 192 → 240 엔트리로 확장

부동소수점 레지스터 파일 용량이 192 → 384 엔트리로 확장 (2x)

정수 스케줄러의 크기가 증가

- 스케줄러의 크기가 4x24(=96) → 88+56(=144) 엔트리로 확장 (+50%)

- 인텔 P코어와 유사한 통합 스케줄러 구성 채택

부동소수점 스케줄러의 크기가 증가

- 스케줄러 전 대기열의 크기가 64 → 96 엔트리로 확장 (+50%)

- 스케줄러의 크기가 2x32(=64) → 3x38(=114) 엔트리로 확장 (+78%)

ALU의 수가 4 → 6 으로 증가

곱셈 유닛의 수가 1 → 3 으로 증가

분기 유닛의 수가 2 → 3 으로 증가

메모리 서브시스템

L1 데이터 캐시의 용량이 32 KB → 48 KB 로 증가

L1 데이터 캐시의 대역폭이 2배로 증가

젠4대비 개선점이 저정돈데 막상 실제 벤치에선 전작하고 삐까치고 있으니 안빡치는게 이상하지;;

- dc official App

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